閾值電壓 （Threshold voltage）：通常將傳輸特性曲線中輸出電流隨輸入電壓改變而急劇變化轉(zhuǎn)折區(qū)的中點(diǎn)對(duì)應(yīng)的輸入電壓稱為閾值電壓。在描述不同的器件時(shí)具有不同的參數(shù)。如描述場(chǎng)發(fā)射的特性時(shí)，電流達(dá)到10mA時(shí)的電壓被稱為閾值電壓。

MOS管閾值電壓與溝長(zhǎng)和溝寬的關(guān)系

關(guān)于 MOSFET 的 W 和 L 對(duì)其閾值電壓 Vth 的影響，實(shí)際在考慮工藝相關(guān)因素后都是比較復(fù)雜，但是也可以有一些簡(jiǎn)化的分析，這里主要還是分析當(dāng)晶體管處在窄溝道和短溝道情況下，MOSFET 耗盡區(qū)的電荷的變化，從而分析其對(duì)晶體管的閾值電壓的作用。

Narrow channel 窄溝的分析

從上圖可以看到，決定MOSFET閾值電壓的耗盡層電荷，并不僅是在柵下區(qū)域的電荷 Qch；實(shí)際上在圖中耗盡區(qū)左右與表面相接處，還需要有額外的電荷 Qchw。

在晶體管的溝寬 W 較大時(shí)，Qchw 這一額外的電荷可以忽略；而當(dāng)溝寬 W 較小時(shí)，Qchw 不能再忽略，使得等效的耗盡層電荷密度增加，MOS 管的閾值電壓升高，即如上面圖所示。

實(shí)際上，窄溝導(dǎo)致的閾值電壓的變化也可以理解為在溝寬 W 方向的邊緣電場(chǎng)的電力線出現(xiàn)在溝道以外，因此需要更多的柵電壓來維持溝道開啟。因此窄溝的效應(yīng)實(shí)際上與具體的集成電路工藝，例如器件采用的隔離方式和隔離區(qū)域的摻雜濃度等關(guān)系很大。

對(duì)于 STI （shallow trench isolaTIon） 隔離方式的 MOSFET， 由于 STI wall 的作用，溝寬 W 方向的邊緣電場(chǎng)的電力線實(shí)際上是在溝道方向集中，因此會(huì)出現(xiàn)所謂的 inverse narrow-width effect，也即是隨著溝寬 W 的減小，閾值電壓隨之減小。

Short channel 短溝的分析

如上面左圖所示， 晶體管中耗盡層電荷包括從源到漏的所有電荷。 但是， 實(shí)際上在靠近源和漏端的部分電荷 Qchl ， 不再直接受控于柵， 而是由源和漏來控制。 因此 Qchl 是不應(yīng)該包含在閾值電壓的計(jì)算中的。

類似之前的分析， 當(dāng)溝長(zhǎng) L 較小時(shí)， 需要考慮 Qchl 影響， 使等效的耗盡層電荷密度減小， MOS 管的閾值電壓減小，即如上面右圖所示。

在具體工藝中， 由于存在溝道的非均勻摻雜等現(xiàn)象，實(shí)際上會(huì)使得有 reverse short-channel effect 的出現(xiàn)，即隨著 MOSFET 的溝長(zhǎng) L 的減小，閾值電壓會(huì)先小幅升高，之后 L 進(jìn)一步減小時(shí)，閾值電壓下降，并且此時(shí)的閾值電壓對(duì)溝長(zhǎng)的變化更為敏感。

影響閾值電壓的因素

一個(gè)特定的晶體管的閾值電壓和很多因素有關(guān)，包括backgate的摻雜，電介質(zhì)的厚度，柵極材質(zhì)和電介質(zhì)中的過剩電荷。

1、背柵的摻雜

背柵（backgate）的摻雜是決定閾值電壓的主要因素。如果背柵摻雜

越重，它就越難反轉(zhuǎn)。要反轉(zhuǎn)就要更強(qiáng)的電場(chǎng)，閾值電壓就上升了。MOS管的背柵摻雜能通過在介電層表面下的稍微的implant來調(diào)整。

2、電介質(zhì)

電介質(zhì)在決定閾值電壓方面也起了重要作用。厚電介質(zhì)由于比較厚而削弱了電場(chǎng)。所以厚電介質(zhì)使閾值電壓上升，而薄電介質(zhì)使閾值電壓下降。

3、柵極的物質(zhì)成分

柵極（gate）的物質(zhì)成分對(duì)閾值電壓也有所影響。如上所述，當(dāng)GATE和BACKGATE短接時(shí)，電場(chǎng)就施加在gate oxide上。

4、介電層與柵極界面上過剩的電荷

GATE OXIDE或氧化物和硅表面之間界面上過剩的電荷也可能影響閾值電壓。這些電荷中可能有離子化的雜質(zhì)原子，捕獲的載流子，或結(jié)構(gòu)缺陷。電介質(zhì)或它表面捕獲的電荷會(huì)影響電場(chǎng)并進(jìn)一步影響閾值電壓。如果被捕獲的電子隨著時(shí)間，溫度或偏置電壓而變化，那么閾值電壓也會(huì)跟著變化。
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